CM7104×CM7037构成384kHz Hi-Res专业声卡：双芯I2S主从仲裁时钟架构与Timing Budget模型拆解

场景需求

专业声卡品牌做Hi-Res认证产品，原理图评审时最常遇到的问题不是芯片缺货，也不是成本超支，而是「时钟链路对不上」。

具体来说：CM7104负责USB音频接收与DSP处理，CM7037负责S/PDIF输出与无电容耳放，两者单独用都没问题。但当工程师尝试让CM7104做DSP前级、CM7037做S/PDIF后级，构成一条384kHz的高清音频链路时，I2S主从仲裁、时钟分配与Timing Budget的矛盾就开始集中爆发。

常见的第一类翻车是时钟域冲突：CM7104的I2S接口工作在主模式，同时CM7037也被配置为主模式，两颗芯片同时驱动SCK/WS线，音频数据乱序，DA输出出现规律性杂音。第二类翻车是采样率边界超限：工程师以为192kHz的芯片简单级联就能支持384kHz，实际上时钟链路必须整体升频，晶振选型没有余量导致相位噪声恶化，Jitter超标，Hi-Res认证的左右声道分离度指标直接不合格。

这类问题的本质不在芯片本身，而在于双芯片时钟架构缺少系统级的Timing Budget建模。

型号分层

CM7104：DSP前级处理核心

CM7104是整个链路的前级处理核心。它内置310MHz DSP与768KB SRAM，集成Xear™音效引擎与Volear™ ENC HD双麦降噪技术，支持USB 2.0接口，ADC与DAC均为24-bit/192kHz规格（站内数据），具备双路I2S/PCM/TDM接口并支持ASRC异步采样率转换。在384kHz链路中，CM7104的角色是USB音频解析、DSP音效处理与ENC降噪运算，同时承担I2S时钟源（Master）或接收外部时钟（Slave）的双重配置弹性。

CM7037：S/PDIF后级重建核心

CM7037是链路的后级S/PDIF输出与模拟重建核心。它内置32位定点DSP（5段参数EQ）、8051 MCU与True Cap-less无电容耳机放大器，信噪比≥120dB（站内数据），S/PDIF输入支持32kHz至192kHz采样，DAC采样率覆盖32kHz-192kHz区间（站内数据），封装形式为QFN。在384kHz链路中，CM7037的角色是将I2S数字音频流转换为S/PDIF光纤/同轴输出，同时驱动无电容耳机放大器提供纯净的模拟输出。

关键互补与协同边界

两者的功能边界高度互补：CM7104提供算力密集型的DSP前级处理（Xear环绕声、ENC降噪），CM7037提供高保真后级重建（112dB SNR无电容耳放、S/PDIF输出）。单独使用任一颗都只是单一功能模块；组合使用时，两颗芯片之间通过I2S总线互联，形成完整的数字音频信号链，从USB解析直达光纤/同轴输出。

I2S主从仲裁的三种可行拓扑

双芯片I2S时钟设计的第一步是确定谁发时钟、谁收时钟。常见三种拓扑，各有Timing Budget压力点。

拓扑A：CM7104为Master，CM7037为Slave。 CM7104内置PLL产生I2S主时钟，经SCK/WS线驱动CM7037。此时CM7104的时钟裕量决定整个链路上限，晶振频率选型需覆盖192kHz帧率×64fs=12.288MHz及以上。CM7037作为Slave接收时钟，setup/hold时间需严格满足数据手册要求。这种拓扑的优点是时钟统一由一颗芯片管理，Jitter源单一；缺点是CM7104负载加重，且CM7037的时钟输入路径长度需要严格等长控制。

拓扑B：CM7037为Master，CM7104为Slave。 由CM7037产生I2S时钟，CM7104接收并同步数据。这种架构适合CM7037后级需要精确控制时钟质量的场景。CM7104作为Slave时，其内部ASRC的作用被弱化，必须完全依赖上游时钟。Timing Budget压力主要在CM7104侧——数据到达时刻相对于CM7037的WS沿必须在芯片规定的窗口内。

拓扑C：双芯片各自独立时钟域，通过ASRC桥接。 CM7104和CM7037分别使用各自的PLL/晶振时钟，两者通过I2S异步接口连接，由其中一颗芯片的ASRC做采样率转换后送入下一级。这种拓扑灵活性最高，但Timing Budget最复杂——需要为ASRC的重采样过程分配额外的延迟预算，且双时钟域的相位噪声不相关。

对于追求Hi-Res认证稳定通过的客户，建议优先验证拓扑A（CM7104 Master→CM7037 Slave）的时钟裕量，若CM7104的时钟负载评估不过，再考虑拓扑C的ASRC桥接方案。

站内信息与询价参考

核心规格对比

晶振选型边界表

询价与样品

CM7104与CM7037均已在站内上线。如需获取Datasheet、参考原理图或申请样品，欢迎联系代理侧。我们可协助核查双芯时钟拓扑选型，并提供晶振样品包与参考走线长度建议。价格、MOQ与交期信息站内暂未统一披露，请与销售工程师确认。

选型建议

采样率目标决定时钟拓扑选型

若产品只需稳定通过192kHz Hi-Res认证，拓扑A（CM7104 Master）通常裕量充足。若目标是未来支持384kHz DXD规格，需要在原理图阶段预留ASRC桥接的时序余量，或提前与原厂FAE确认CM7104是否支持升频输出模式。

Timing Budget建模提示

384kHz Stereo的I2S帧周期约为2.6μs，时钟频率通常为采样率的64倍，即24.576MHz，对应周期约40.7ns。在这个时间窗口内，Timing Budget需要逐段分配：时钟源Tco（约10ns，参考CM7104数据手册）、PCB走线延迟（0.5ns/mm，走线100mm即50ns）、Slave端Setup要求（约5ns）、Hold要求（约3ns）、时钟偏斜（1-3ns）。具体数值请以CM7104与CM7037数据手册为准，代理FAE可提供时序仿真参考报告。

CM7037的无电容耳放是差异化卖点

传统耳机输出需要耦合电容，会在20Hz附近引入相位失真；CM7037的True Cap-less架构频率响应延伸至5Hz，是专业监听用户在意低频质感的核心技术优势。若产品定位为参考级监听声卡，这一特性值得在方案评审时重点论证。

联系代理侧获取双芯原理图评审支持

时钟架构设计与Timing Budget计算需要结合具体BOM与PCB叠层参数，建议在原理图评审阶段引入代理FAE协助核查。代理侧可提供CM7104×CM7037双芯方案的晶振样品包与参考走线长度建议，并协助完成I2S主从仲裁配置的可行性评估。

常见问题（FAQ）

Q：CM7104最高支持192kHz，CM7037也最高支持192kHz，如何实现384kHz Hi-Res？

A：这里存在一个常见的理解误区。384kHz Hi-Res认证声卡通常是指整机通过了日本音频协会（JEITA）的Hi-Res认证标志授予，芯片本身的单芯片ADC/DAC采样率与最终产品的认证采样率并非同一概念。在双芯架构中，CM7104可以工作在192kHz做升频处理，CM7037同样在192kHz下优化输出指标；整机通过384kHz认证更多依赖整体时钟架构设计与信号完整性控制，而非单芯片超频。

Q：双芯片I2S连接，时钟等长要求具体是多少mil？

A：对于24.576MHz的I2S时钟（周期约40.7ns），时钟线与数据线的长度差建议控制在50mil（约1.27mm）以内，以将偏斜（Skew）控制在可接受范围。若使用TDM模式降低时钟频率至12.288MHz，等长要求可放宽至100mil。具体数值需参考CM7104与CM7037数据手册中的Tco/Thold参数与FAE确认的时序仿真报告。

Q：CM7037的S/PDIF输出支持DSD或其他高清格式吗？

A：CM7037的S/PDIF接收器符合IEC60958标准，主要处理PCM流。对于DSD等非PCM格式，CM7037具备非PCM自动屏蔽（Mute）功能，会自动检测并静音输出，避免产生数字杂音。若需要DSD直通，需要在系统架构层面由CM7104做格式识别与路由切换，或选择支持DoP（DSD over PCM）封装的方案。

Q：CM7104的310MHz DSP算力足够同时运行Xear环绕声与ENC降噪吗？

A：310MHz DSP核心配合768KB SRAM，在192kHz采样率下同时运行Xear 7.1虚拟环绕声与双麦ENC降噪算法通常是可行的。具体负载取决于音效通道数与降噪深度设置，建议在开发阶段使用CM7104的JTAG接口做实际算法剖析（Profiling），确认CPU占用率峰值是否在安全边界内。