摘要
USB音频的时钟架构是决定音质上限的核心因素。在USB Audio Class系统中，时钟信号的精度和稳定性直接影响音频输出的SNR、THD和时基抖动（Jitter）。本文系统介绍USB音频时钟的完整链路：USB SOF时钟生成、PLL倍频锁相、时钟分配网络和输出级的时钟缓冲，帮助工程师理解时钟架构对音质的影响，并提供设计优化建议。数据参考各芯片数据手册，不确定处另行注明。
一、USB音频时钟基础
1.1 USB SOF时钟的来源
USB Audio Class 1.0和2.0都使用USB总线上的SOF（Start of Frame）作为音频时钟的参考基准。USB 2.0全速设备每1ms收到一个SOF脉冲（1kHz），高速设备每125μs收到一个微帧SOF（8kHz）。
| USB速度等级 | SOF周期 | SOF频率 | 用途 |
|---|---|---|---|
| USB 2.0 Full-Speed | 1ms | 1kHz | UAC1.0参考时钟 |
| USB 2.0 High-Speed | 125μs | 8kHz | UAC2.0微帧 |
音频CODEC使用SOF作为PLL的参考时钟，通过内部PLL倍频到目标采样率（如48kHz、96kHz）。
1.2 采样率与时钟频率的关系
USB音频的采样率由主控芯片内部PLL倍频决定：
| 采样率 | BCLK（LRCK=48kHz×256） | BCLK（LRCK=96kHz×256） |
|---|---|---|
| 48kHz | 12.288MHz | 24.576MHz |
| 96kHz | 24.576MHz | 49.152MHz |
| 192kHz | 49.152MHz | 98.304MHz |
| 384kHz | 98.304MHz | — |
PLL将USB SOF（1kHz或8kHz）倍频到BCLK（12.288MHz等），PLL的锁定时间和跟踪能力是时钟架构的关键指标。
二、PLL架构详解
2.1 模拟PLL vs 数字PLL
| 特性 | 模拟PLL | 数字PLL（DPLL） |
|---|---|---|
| 抖动性能 | 较好（低频抖动低） | 一般（高频抖动略高） |
| 锁定时间 | 较慢（毫秒级） | 快（微秒级） |
| 功耗 | 较高 | 较低 |
| 成本 | 较高（需要外部晶振） | 低（可复用内部晶振） |
| 温度漂移 | 较大 | 较小 |
对于192kHz/32bit Hi-Res音频，建议使用模拟PLL（外置TCXO）或ASRC（异步采样率转换器）来降低时钟抖动。
2.2 PLL的关键参数
| 参数 | 说明 | 对音质的影响 |
|---|---|---|
| 锁定时间（Lock-in Time） | PLL从失锁到锁定的时间 | 影响USB插入后的音频启动时间 |
| 跟踪范围（Lock Range） | PLL能接受的参考时钟频率偏差 | 决定与不同主机USB SOF的兼容性 |
| 抖动（Jitter） | 输出时钟的时域波动 | 直接影响音质（时基失真） |
| 杂散（Spurs） | PLL输出中的非谐波频率成分 | 产生可闻的杂音 |
2.3 ASRC（异步采样率转换器）
ASRC是高端音频设备中常用的时钟优化方案：
工作原理：
- USB SOF进入ASRC作为参考
- ASRC内部使用高精度本地晶振（如TCXO）
- 输出绕过USB时钟直接驱动I2S BCLK
- 通过缓冲器实现异步隔离
优势：
- 本地TCXO的抖动远低于USB SOF
- 隔离主机端USB总线的噪声
- 支持宽采样率范围（如44.1kHz～384kHz）
三、时钟抖动与音质
3.1 抖动的定义与量化
时钟抖动（Jitter）是时钟边沿相对于理想位置的时间偏移：
| 抖动类型 | 频率范围 | 对音质的影响 |
|---|---|---|
| 低频抖动（<1kHz） | 1Hz～1kHz | 产生音调偏移和互调失真 |
| 中频抖动（1kHz～100kHz） | 1kHz～100kHz | 产生杂散和互调产物 |
| 高频抖动（>100kHz） | >100kHz | 主要影响DAC的时钟采样点 |
对于音频DAC，100Hz～20kHz范围的抖动最关键，因为这些频率落在人耳可闻范围内。
3.2 抖动对DAC输出的影响
时钟抖动通过以下机制影响DAC输出：
| 机制 | 说明 | 听感影响 |
|---|---|---|
| 采样点偏移 | 抖动的时钟边沿导致采样时刻偏移 | 声音发虚、细节丢失 |
| 互调失真 | 抖动与音频信号混合产生新频率 | 声音浑浊、立体声成像变差 |
| 量化噪声 | 抖动增加了DAC的有效量化噪声 | 底噪增加、动态范围下降 |
3.3 抖动容限计算
对于96kHz/24bit音频，时钟抖动的容限：
| 采样率 | 最大允许抖动（UI） | 对应时间（ps） |
|---|---|---|
| 48kHz | 0.5% UI | ~10.4ns |
| 96kHz | 0.25% UI | ~2.6ns |
| 192kHz | 0.125% UI | ~0.65ns |
192kHz采样率的抖动要求<1ns，需要使用TCXO和高精度PLL。
四、时钟分配网络设计
4.1 时钟树架构
典型USB音频Codec的时钟分配网络：
USB SOF（1kHz/8kHz） → PLL（×N倍频） → BCLK（12.288MHz等） → LRCK（48kHz等）+ MCLK（可选）+ 输出缓冲器 → I2S接口
4.2 时钟缓冲器选型
| 型号 | 输出通道 | 抖动 | 特点 |
|---|---|---|---|
| SiT8021 | 2 | 200fs RMS | 低抖动，CMOS输出 |
| NB3N551 | 4 | 500fs RMS | 宽温度范围 |
| CDCLVC1310 | 3 | 350fs RMS | 低偏斜 |
| 9110 | 2 | 150fs RMS | 音频专用 |
4.3 时钟走线设计
| 设计要素 | 要求 | 说明 |
|---|---|---|
| 阻抗控制 | 50Ω±10% | 微带线或带状线 |
| 走线长度 | <15cm（BCLK） | 高频时钟走线越短越好 |
| 包地 | BCLK两侧包地 | 减少辐射和干扰 |
| 过孔数量 | 最少化 | 每个过孔增加约1ps抖动 |
| 与数据线间距 | >3倍线宽 | 减少串扰 |
五、常见时钟架构方案
5.1 方案一：USB SOF直驱PLL（最简单）
| 架构 | 说明 |
|---|---|
| 主控 | USB控制器内嵌PLL |
| 参考 | USB SOF直接输入PLL |
| 输出 | BCLK → I2S |
优点：BOM简单，器件少 缺点：USB SOF的抖动直接传递到BCLK，192kHz音质受限 适用：48kHz/96kHz入门级方案
5.2 方案二：TCXO + 独立PLL（Hi-Res标准）
| 架构 | 说明 |
|---|---|
| 主控 | USB控制器 + 外置PLL（如LMK04208） |
| 参考 | TCXO（12.288MHz）作为PLL参考 |
| 输出 | BCLK → I2S（与USB SOF异步） |
优点：时钟抖动低，音质好 缺点：BOM成本增加（约30元TCXO + 20元PLL） 适用：96kHz/192kHz Hi-Res方案
5.3 方案三：ASRC架构（旗舰方案）
| 架构 | 说明 |
|---|---|
| 主控 | USB控制器 + ASRC（如AK4137） |
| 参考 | 本地TCXO + USB SOF双参考 |
| 输出 | ASRC输出 → I2S（完全隔离USB抖动） |
优点：最高音质，隔离USB总线噪声 缺点：方案复杂，BOM成本高（ASRC芯片约40元） 适用：专业USB声卡、Hi-Fi DAC
六、设计实例：192kHz/32bit Hi-Res USB声卡时钟设计
6.1 系统设计要求
| 参数 | 要求 |
|---|---|
| 采样率 | 192kHz/32bit |
| SNR | >105dB |
| THD+N | <0.001% |
| 时钟抖动 | <1ns RMS |
6.2 方案配置
| 器件 | 选型 | 说明 |
|---|---|---|
| TCXO | 12.288MHz，±2ppm | 高精度参考时钟 |
| PLL | LMK04208 | 超低抖动时钟发生器 |
| 输出缓冲 | CDCLVC1310 | 低偏斜3路输出 |
| Codec | ALC5686 | 支持192kHz/32bit |
6.3 时钟分配
TCXO 12.288MHz → LMK04208 PLL（×8 → 98.304MHz）→ BCLK（98.304MHz）→ Codec I2S，LRCK（192kHz）→ Codec I2S，MCLK（98.304MHz）→ Codec PLL参考
6.4 PCB布局要点
- TCXO单独铺地隔离
- PLL的VCO电源增加LC滤波
- 时钟走线全程包地
- BCLK和数据线平行时保持3倍线宽间距
七、供货与选型支持
USB音频时钟方案核心器件我司均有现货。TCXO（12.288MHz，±2ppm）参考交期4～8周，批量采购可申请样品。时钟发生器（LMK04208）、时钟缓冲器（CDCLVC1310）参考交期8～16周。如需时钟架构设计支持，可协助进行时钟树仿真和PCB布局评审，提供参考设计文档和抖动测试报告。
八、总结
USB音频的时钟架构决定了音质的上限。入门级方案使用USB SOF直驱PLL，成本低但192kHz音质受限。中端方案使用外置TCXO作为PLL参考，可以将抖动降低到1ns以内，满足Hi-Res要求。旗舰方案使用ASRC完全隔离USB抖动，是专业级音质的保障。工程师在设计时应根据产品定位选择合适的时钟架构，并注意时钟走线的信号完整性设计。
常见问题（FAQ）
Q1：为什么192kHz需要TCXO，普通晶振不行吗？
普通晶振的精度和抖动都不如TCXO。普通晶振的频率容差通常为±30ppm，而TCXO为±2ppm；普通晶振的抖动约为20～50ps RMS，而TCXO可低于1ps RMS。对于192kHz采样，1ns的时钟抖动就会产生可闻的时基失真，普通晶振无法满足要求。
Q2：MCLK和BCLK有什么区别？
MCLK（Master Clock）是Codec内部PLL的参考时钟，通常是BCLK的256倍或384倍（如48kHz×256=12.288MHz）。BCLK（Bit Clock）是I2S总线的数据时钟。MCLK用于Codec内部进行采样和滤波，BCLK用于同步数据帧。部分Codec支持BCLK直接作为MCLK（自时钟模式），但性能不如独立MCLK。
Q3：时钟抖动和相位噪声是什么关系？
时钟抖动（Jitter）是相位噪声在时域的积分，相位噪声（Phase Noise）是抖动在频域的表现。1MHz偏移处的相位噪声为-100dBc/Hz，对应约1ns RMS的宽带抖动。音频工程师关注的是100Hz～20kHz范围内的抖动，因为这直接影响可闻频段。
Q4：ASRC会对音质有影响吗？
ASRC内部的重采样算法会产生极小的高频成分，理论上会略微增加失真。但在实际Hi-Res系统中，ASRC带来的抖动消除效果远超其引入的失真，是目前最高音质方案的标准配置。部分音频发烧友认为ASRC会产生数码味，这取决于ASRC的实现质量。
Q5：时钟缓冲器为什么也能降低抖动？
时钟缓冲器（如CDCLVC1310）内部使用锁相环路对输入时钟进行清理，可以抑制输入时钟上的高频噪声成分。同时，缓冲器的输出阻抗受控，减少了由于负载变化导致的时钟边沿畸变，从而降低整体抖动。