摘要

音频系统对时钟信号的纯净度要求极高，时钟抖动（Jitter）直接决定了DAC和ADC的动态范围与失真指标。本文从音频时钟基础出发，系统讲解晶体振荡器选型、PLL锁相环工作原理、音频系统中常见时钟架构（I2S/TDM/PDM），以及如何通过电路设计降低抖动。工程师在设计USB音频Codec、蓝牙音频SoC或MEMS麦克风接口时，时钟设计往往是性能瓶颈的根源。

一、音频时钟基础：为什么音频需要高精度时钟

1.1 采样率与时钟频率的关系

数字音频的核心是模数转换（ADC）和数模转换（DAC），而这些转换由采样时钟精确控制。以44.1 kHz采样率为例：

采样周期 = 1 / 44,100 ≈ 22.68 µs
时钟误差超过 ±50 ppm（百万分之一），就会导致采样点偏移，进而产生可闻的频率漂移

常见音频采样率对时钟精度要求：

采样率	允许ppm误差（理论）	备注
44.1 kHz	±50 ppm	CD标准
48 kHz	±50 ppm	专业音频/视频
96 kHz	±25 ppm	高分辨率音频
192 kHz	±12.5 ppm	旗舰DAC

1.2 什么是时钟抖动（Jitter）

抖动是时钟边沿与理想位置的时间偏差。音频系统中的抖动主要影响高频部分：

宽带抖动（Broadband Jitter）：分布在整个频谱上，产生噪声底抬升
周期抖动（Period Jitter）：单个周期的偏差峰值
相邻周期抖动（Cycle-to-Cycle Jitter）：相邻周期之间的时间差

对音频性能的实际影响（参考数据手册）：

抖动幅度	对动态范围的影响	典型应用
> 1 ns	> 6 dB SNR下降	入门级USB音频
200–500 ps	轻微可闻	消费级Codec
< 100 ps	Hi-Fi级别	旗舰DAC/ESS9018
< 50 ps	母带级	录音棚设备

二、晶体振荡器类型与选型

2.1 常见音频时钟类型

1. 晶体谐振器（Crystal Resonator）+ 外置振荡器电路

典型器件：32.768 kHz（实时时钟）、24.576 MHz（音频主时钟）
精度：±20 ppm ~ ±50 ppm（消费级）
成本：极低
缺点：需要外置振荡器IC，电路设计复杂

2. 晶体振荡器XO（Crystal Oscillator）

将晶体与振荡电路集成在单一封装内
常见类型：
- SPXO（Simple Package XO）：标准晶体振荡器，精度 ±25 ppm ~ ±100 ppm
- VCXO（Voltage-Controlled XO）：可调节输出频率，用于时钟同步
- TCXO（Temperature-Compensated XO）：温度补偿，精度 ±0.5 ppm ~ ±2.5 ppm
- OCXO（Oven-Controlled XO）：恒温控制，精度 ±0.01 ppm，功耗大（预热需数分钟）

3. 锁相环振荡器（PLL Oscillator）

通过PLL从低频参考时钟倍频得到高频时钟
典型参考：I2S主时钟（MCLK）从44.1 kHz倍频得到
可接受输入时钟漂移，但会引入PLL抖动

2.2 音频主时钟（MCLK）常见频率

采样率	MCLK频率	倍频关系
44.1 kHz	11.2896 MHz	256×
44.1 kHz	22.5792 MHz	512×
48 kHz	12.288 MHz	256×
48 kHz	24.576 MHz	512×
96 kHz	24.576 MHz	256×
192 kHz	49.152 MHz	256×

2.3 晶振选型要点

频率精度：消费级音频通常要求 ±50 ppm以内；Hi-Fi级建议 ±20 ppm以内

抖动指标：关注"相位抖动"（Phase Jitter）规格，典型测量在12 kHz~20 MHz带宽

优质音频XO：< 1 ps RMS
一般XO：1~5 ps RMS
廉价XO：> 5 ps RMS

负载电容（Load Capacitance）：晶体需要正确匹配负载电容才能工作于标称频率

常见值：8 pF、10 pF、12 pF、18 pF、20 pF

封装：常见为HC-49S、HC-49SMD、3225（3.2×2.5 mm）、2520（2.5×2.0 mm）

三、PLL锁相环原理与音频应用

3.1 PLL基本结构

PLL由以下模块构成：

参考时钟 → [鉴相器/电荷泵] → [环路滤波器] → [VCO] → 输出时钟
                    ↑                                    │
                    └────────[分频器]←────────────────────┘

核心参数：

VCO频率范围：输出频率可调范围
鉴相频率：参考时钟分频后的频率，决定了输出频率分辨率
环路带宽：PLL对噪声的抑制特性
锁定时间（Lock Time）：从频率变化到稳定的时间

3.2 音频系统中的PLL用途

用途一：时钟倍频 许多USB音频Codec内部集成PLL，将USB总线时钟（48 MHz或12 MHz）倍频至音频MCLK。

例：12 MHz USB时钟 → PLL ×256 → 3.072 MHz（48 kHz×64）
问题：USB时钟本身有ppm误差，PLL倍频后误差同样倍增

用途二：异步采样率转换（ASRC） 当输入时钟与输出时钟异步时，使用ASRC通过PLL重建时钟。

典型芯片：ESS ES9018、AKM AK449X系列
优点：隔离时钟域
缺点：ASRC过程引入处理延迟（约1~2 ms）

用途三：时钟去抖动（DClock Cleaner） 利用PLL的窄带滤波特性，将抖动较大的时钟输入转换为干净的时钟输出。

典型器件：SiTime Elite Platform、Micronas IXS-9100
关键参数：PLL环路带宽决定抑制多少抖动

3.3 PLL抖动来源

参考时钟抖动：输入参考时钟本身的抖动
VCO噪声：VCO的压控振荡器噪声（通常在高频段主导）
鉴相器/电荷泵噪声：在环路带宽附近主导
电源噪声耦合：PLL对电源噪声敏感

设计建议：为PLL电路使用独立LDO供电，并在电源引脚加LC滤波。

四、音频时钟分配与驱动设计

4.1 时钟树架构

典型USB音频Codec的时钟架构：

24.576 MHz 晶振
    ↓
  时钟振荡器IC（如SiT8008）
    ↓
    ├→ USB控制器（12 MHz）
    │
    └→ I2S/TDM 主时钟（MCLK）
              ↓
         Codec内部PLL
              ↓
         BCLK / LRCK

4.2 时钟线布线要点

尽量短线：时钟线是高速信号，短线减少反射和辐射
阻抗控制：50Ω走线阻抗（或按板材要求）
远离电源/音频线：时钟线不要与模拟音频信号平行走线
接地保护：时钟线两侧铺地，减少串扰
端接电阻：如信号源和负载阻抗不匹配，加22~100Ω串联电阻

4.3 时钟驱动能力

MCLK通常需要驱动多个负载：

DAC内部PLL
ADC（如果是CODEC）
FPGA或SoC的时钟输入

每个时钟输入都有负载电容，过多负载会导致边沿变缓、时钟质量下降。

典型解决：使用时钟缓冲器（Clock Buffer）如IDT2305、CY2305，将一路时钟分成多路独立输出，各路之间相互隔离。

五、抖动对音频质量的影响与测量

5.1 抖动的频域分析

时钟抖动的频谱分析揭示了不同抖动来源：

白噪声型抖动：均匀分布在全频段，来自热噪声和电源噪声
谐波型抖动：集中在特定频率，来自开关电源（SMPS）或LCD背光PWM
低频抖动：> 1 kHz的周期抖动，往往最可闻

5.2 测量方法

1. 示波器直接测量

测量周期抖动（Period Jitter）
缺点：无法区分抖动来源，测量带宽受限

2. 时间间隔分析仪（Time Interval Analyzer, TIA）

高精度测量抖动分布
可做抖动频谱分析
典型仪器：Tektronix DSA8300、Keysight 53230A

3. 音频分析仪（Audio Precision等）

通过FFT分析DAC输出的噪声底和失真
观察电源抑制比（PSRR）相关噪声

5.3 降低抖动的实用措施

措施	效果	成本
更换高品质晶振	抖动从5ps降至1ps	低
独立LDO给晶振供电	降低电源噪声耦合	低
时钟缓冲器隔离	减少负载变化影响	中
使用VCXO/PLL去抖动	抑制低频抖动	中
更换为TCXO/OCXO	极低ppm+低抖动	高
远离开关电源	减少谐波干扰	低

六、常见问题FAQ

Q1：USB音频设备的时钟是如何产生的？

USB音频有两种时钟架构：同步模式和异步模式。同步模式下，音频时钟由USB总线时钟分频得到，优点是简单，缺点是USB时钟误差会直接传入音频。异步模式下，设备使用本地晶振产生音频时钟，通过ASRC与USB时钟同步，音频质量更高，但设计更复杂。

Q2：为什么44.1 kHz要用11.2896 MHz晶振而不是12 MHz？

44.1 kHz × 256 = 11.2896 MHz，12 MHz × 256 = 3.072 MHz，不是44.1 kHz的整数倍。12 MHz常用于48 kHz系（48×256=12.288 MHz≈12 MHz的整数倍），而44.1 kHz来自CD时代的历史遗留。

Q3：PLL环路带宽是宽好还是窄好？

这取决于应用场景。窄带PLL抑制参考时钟抖动能力强，但锁定时间长；宽带PLL锁定快，但会传递更多参考时钟抖动。音频去抖动通常用窄带PLL（< 1 kHz带宽）。

Q4：MEMS麦克风的PDM输出与I2S输出有何区别？

PDM（Pulse Density Modulation）只用1根数据线，通过过采样和噪声整形将模拟信号转换为1位高位率数字信号，需要外部数字滤波器抽取得到PCM/I2S。I2S是标准的音频数据格式，立体声需要SCK和WS两根信号线。MEMS麦克风内部集成了PDMIC（PDM输出型）或直接输出I2S/TDM（PDM麦克风加内置抽取滤波器）。

Q5：时钟抖动和相位噪声是同一个东西吗？

两者描述同一现象但单位不同。相位噪声（Phase Noise）是在频域描述，单位是dBc/Hz @ 偏移频率；抖动（Jitter）是在时域描述，单位是ps RMS或ps峰峰值。两者可以通过傅里叶变换相互转换。

七、结论

音频时钟设计是数字音频系统的根基。工程师在设计音频电路时，应遵循以下原则：

选择合适的晶振：根据音质要求和成本预算，在TCXO、SPXO之间做权衡。Hi-Fi级设计建议选用< 1 ps RMS抖动的有源晶振。
理解PLL的代价：PLL可以灵活地产生各种频率，但每次倍频都会将参考时钟的抖动放大。设计时应尽量减少PLL级数，或使用低抖动PLL。
重视时钟分配：时钟缓冲器不是"浪费"，而是保护时钟质量的有效手段。
测量验证：没有测量的设计是盲目的。利用示波器或时间间隔分析仪验证时钟质量，是正式量产前的必要步骤。

掌握以上音频时钟设计要点，工程师可以在成本、功耗和音质之间找到最佳平衡点，设计出性能卓越的数字音频产品。

注：本文规格参数参考典型数据手册，实际情况请以厂商最新数据手册为准。