从「协议协商成功」到「量产稳定输出」：多口PD适配器PPS闭环的那道坎

在PD3.1多口充电器的工程实践中，常见这样的场景——样机功能验证全绿，量产到五千台突然开始批量出现纹波超标、协议丢包、间歇性重启。排查一圈发现，问题往往不出在CC通讯的协议层，而是卡在PPS闭环反馈的模拟域。

我们代理的LDR6600规格书里写着「支持PPS电压反馈」，但「支持」两个字背后的闭环稳定性设计，才是决定产品能不能出货的关键。这篇文章把PPS闭环拆到寄存器级，结合Taiyo-Yuden高频MLCC的阻抗曲线，给出可直接代入原理图仿真的量化公式。

LDR6600 PPS闭环反馈架构：CC检测、DAC输出与VBUS采样的寄存器级时序

LDR6600采用QFN36封装，集成4组8通道CC逻辑控制器与3路独立PWM输出，配合2路9位DAC实现PPS电压闭环。闭环路径如下：

采样阶段：VBUS电压经分压电阻网络送入芯片内部的12位SAR ADC，采样率典型值500kHz，对应2μs转换周期。

误差运算阶段：ADC结果与寄存器中存储的PPS目标值（由Source_Capabilities中的AugmentedRDOPosition索引）做差，误差信号送入数字补偿器（IIR滤波器）。

PWM调制阶段：补偿器输出经9位DAC转换为模拟基准，与锯齿波比较产生PWM占空比，控制外置MOSFET驱动芯片或直接驱动GaN功率级。

时序关键点：从VBUS电压跳变到PWM响应完成的闭环延迟约为8~12个PWM周期。以250kHz PWM频率计算，闭环带宽上限约20kHz——这个数字直接决定了PPS动态调压时系统能跟踪的最高频率，也决定了纹波的频谱分布。

很多方案商以为PPS纹波只和输出电容、功率电感有关，忽视了DAC本身的量化噪声。LDR6600内置的9位DAC在20V满量程输出时，1 LSB对应：

ΔV_LSB = 20V / 2^9 = 39.1mV

这个数值本身不算大，但叠加到闭环增益上就会放大。纹波峰峰值的估算公式为：

Vripple_pp ≈ (ΔV_LSB × G_loop) + (I_load × ESR_output_cap) + (ΔV_SW × 1/(2π × f_c × R_load))

其中G_loop是闭环在纹波频率处的增益（通常取0.5~2倍），I_load是负载电流，ESR_output_cap是输出电容的等效串联电阻，ΔV_SW是功率级开关节点振铃，f_c是闭环带宽，R_load是等效负载阻抗。

代入典型参数：ΔV_LSB = 39.1mV，G_loop = 1.2，I_load = 3A，ESR_output_cap = 2mΩ（使用低ESR的MLCC），可估算Vripple_pp ≈ 47mV + 6mV + 纹波高频分量。

关键结论：9位DAC的量化噪声在某些PPS输出电压下可能成为纹波的主导成分，而非传统的功率级参数。

PPS闭环的稳定性高度依赖输出滤波电容在闭环带宽频率范围内的阻抗特性。Taiyo-Yuden的两颗料在这个场景下有明确分工：

EMK316AB7106KL-T（10μF/25V，1206，X7R）：作为输出主滤波，定位在闭环带宽（10k~30kHz）范围内的低阻抗节点。其在20kHz处的阻抗约：

Z_cap ≈ 1 / (2π × f × C) = 1 / (2π × 20kHz × 10μF) ≈ 0.8mΩ

加上ESR约5mΩ，总阻抗贡献在可接受范围。但要注意X7R的DC偏置特性——在15V直流偏置下，实际容值可能下降30%，需要降额设计。

EMK107BC6476MA-RE（47μF/16V，0402，C0G）：这颗小封装的C0G料放在DAC参考电压引脚，作为PPS目标电压的滤波。选C0G而非X7R，是因为C0G的容值随电压变化极小（<5% @ 16V），能保证DAC参考电压的稳定性，避免引入额外噪声。

匹配公式：反馈环路的相位裕度需要大于45°，这要求输出滤波电容的谐振频率点（f_res = 1/(2π√(ESL×C))）远离闭环带宽。EMK316的等效电感约0.5nH，谐振频率约2.25MHz，远高于闭环带宽，不构成稳定性风险。

LDR6600的三路PWM对应三个独立功率路径，但在多口同时供电时，系统功率预算由芯片内置的功率分配逻辑统一管理。当某个端口的功率需求变化（插拔或PDO切换），系统需要重新计算剩余功率并调整各端口的PPS设定值。

时序交叠的核心风险：功率分配计算（通常需要200~500μs）与PPS闭环调整（几ms级）存在时间差。在这个窗口内，多个端口的PWM同时响应功率预算变化，可能导致：

示波器验证方法：在VBUS输出端串联50Ω采样电阻，触发模式设为「电压斜率超过50V/ms + 电流阶跃」，抓取以下关键节点：

稳定量产的标准是上述过程在10ms内完成，且不出现振荡。

基于上述分析，给出一套经过验证的多口PD3.1适配器BOM模板（140W 2C1A规格）：

BOM替换原则：如采用其他品牌的MLCC，需确认在20kHz处的ESR ≤ 8mΩ，且DC偏置下容值保持率 > 70%。

Q1：LDR6600的PPS输出纹波超标，但换了更大容量的输出电容改善有限，是什么原因？

A：大概率是闭环带宽设置不当或DAC量化噪声占主导。先用频谱分析仪确认纹波主频——如果在30~100kHz范围，说明闭环增益在此频段过高，需要调整IIR滤波器的零点位置；如果纹波在PWM频率（250kHz）附近，说明功率级滤波不足，需增加MLCC数量或加磁珠抑制。

Q2：三口同时供电时，PPS电压响应变慢，是哪里出了问题？

A：检查LDR6600的功率分配寄存器配置，确认功率预算更新逻辑是否正确。另外，功率电感的饱和电流是否足够——多口同时输出时峰值电流可能叠加，导致电感进入饱和区，增益下降，闭环响应变慢。

Q3：Taiyo-Yuden的C0G电容相比X7R贵很多，有没有替代方案？

A：C0G的优势在于极低的DC偏置效应和温度系数，对DAC参考电压滤波这类精密场景有优势。如果成本敏感，可考虑NP0（C0G的另一个名称），或者在layout上把参考电压走线做得更短、远离干扰源，减少对电容规格的依赖。

如果你正在做PD3.1多口适配器的原理图评审，或遇到PPS闭环不稳定的问题，欢迎联系我们的FAE团队。我们提供LDR6600原厂级技术支持，含寄存器配置建议和参考原理图，有需要可点击页面右侧「获取方案支持」填写需求。价格与MOQ站内未披露，请询价确认。