LDR6023AQ + CM7104 共PCB设计红线：PD与蓝牙共存的电磁干扰与时序冲突实战指南

一个真实的量产翻车现场

某TWS充电盒项目，工程师选用乐得瑞LDR6023AQ处理USB功率传输（Power Delivery，以下简称PD）取电，配合骅讯CM7104做环境噪声消除。原理图检查通过、固件调通、单独测试均无异常——结果第一批500台进入老化房，30%出现偶发性音频断流，时长1~2秒。排查两周后发现规律：只有同时触发PD重新握手（比如线缆轻动）和蓝牙（Bluetooth，以下简称BT）页扫描时，问题才复现。

问题根源不在代码。PD CC脉冲的近场辐射与BT 2.4GHz扫描窗口在时间轴上碰撞，加上VBUS切换瞬态通过共地耦合进了LNA电源轨——这是2024~2025年USB-C充电+BT音频双角色SoC架构的量产标配踩坑点，原厂AN和竞媒评测几乎找不到系统性中文记录。

---

三大干扰路径拆解

路径一：CC信号线辐射泄漏

LDR6023AQ的CC通讯采用开漏结构，上升沿速率约在10~50ns量级。这个边沿包含丰富的高频分量，虽然标称是USB2.0低速信号，但近场辐射频谱能延伸至数百MHz——恰好与BT/BLE的2.4GHz ISM频段部分重叠。

定量关联：CC走线如果未做包地处理，在3mm距离处的近场电场强度可达4060dBμV/m（@24002500MHz），足以在BT接收灵敏度边缘造成3~5dB的等效恶化。

路径二：VBUS纹波平面耦合

PD握手期间的VBUS电压阶跃（5V→9V→20V）会产生数百MHz的开关纹波。当VBUS与BT SoC的RF电源轨共享同一平面岛（plane island）时，纹波经PCB分布式耦合进入LNA前端。

实测数据参考：20V硬切时，共享地平面上的地弹噪声峰值可达200400mV，对BT灵敏度的影响在有天线负载时约610dB。

路径三：PD时序与BT AFH窗口碰撞

蓝牙Adaptive Frequency Hopping在每次跳频前有约120~150μs的频道评估窗口。PD重新握手时，LDR6023AQ的CC消息处理需要连续占用数毫秒，期间BT芯片若同时发起页扫描，两者时间轴重叠会导致AFH评估失败，蓝牙链路被迫降级至classic FH模式，吞吐量下降并引发音频断流。

冲突窗口宽度：固件层碰撞概率约为10~15%（随机时序），但在高噪声VBUS环境下可能升至30%以上。规避方案见「时序协同设计」章节。

---

LDR6023AQ电气特性与电源域划分

乐得瑞LDR6023AQ关键电气参数（站内规格）：

• 封装：QFN-24
• 端口角色：双C口DRP
• PD版本：PD3.0，最大100W
• 主要接口：USB2.0、CC通讯、VBUS控制

识别危险共地节点的方法：

1. 找出VBUS功率地与数字地的连接点——通常在电感输入端或TVS保护器件处
2. 标注LNA电源岛——BT SoC的射频部分应使用独立岛，物理上与PD功率地隔离
3. 检查CC走线两侧的保护地——包地完整性决定了近场辐射强度

---

板级布局红线清单

CC走线包地规则

• CC线宽建议4~6mil，间距包地15mil（0.38mm）以上
• 包地过孔密度不低于每隔100mil一处，减少谐振
• CC与VBUS走线间距≥3mm（避免容性耦合）

PD滤波π型网络选型

乐得瑞LDR6023AQ的VBUS入口建议采用三级π型滤波架构，三类器件各司其职：

• 第一级（磁珠）：太诱FBMH3216HM221NT铁氧体磁珠，220Ω@100MHz，1206封装。高阻抗特性在100MHz~1GHz区间形成显著抑制峰，负责吸收PD开关纹波的高频分量。（注：该型号额定电流参数站内未披露，选用时请查阅原厂datasheet或联系FAE确认实际应用电流是否落在安全区间）
• 第二级（电感）：太诱CBMF1608T470K多层陶瓷电感，47μH，0603封装。与磁珠组合形成LC谐振点，将VBUS开关纹波推至更高频段，抑制PD握手瞬间的浪涌电流
• 第三级（电容）：CBMF1608T100K（10pF，K档容差，0603封装）作为MHz级高频去耦，吸收残余边沿噪声

阻抗曲线差异简析：磁珠FBMH3216HM221NT在100MHz附近阻抗最高，随频率继续升高后反而下降——适合靶向抑制PD纹波频段；而CBMF1608T470K的47μH感抗在低频段主导，用于软启动浪涌限制，两者组合才能覆盖PD电源从DC到数百MHz的完整频谱。

BT天线净空区与PD电路最小隔离距离

• 天线边缘到PD功率电感/磁珠≥15mm
• 无法满足15mm时，在电感与天线之间铺接地铜皮并加地孔阵列
• 禁止在PD滤波电路下方走BT射频走线

布板反模式（Anti-pattern）

错误做法：将LDR6023AQ的CC走线直接放在PCB边缘，与BT天线对角放置，看似距离够远——但CC信号的回流路径未经控制，近场辐射沿PCB边缘衍射，反而比近距离平行走线更严重。

正确做法：CC走线全程包地，回流紧贴信号线，天线净空区内侧铺设完整地平面。

---

时序协同设计

LDR6020P（QFN-48，PD3.1，内置功率MOSFET）的软启动窗口设计可用于协同BT SoC初始化：

1. 上电时序：LDR6020P先完成VBUS软启动（约20~50ms），再通知BT SoC进入工作状态
2. PD握手期间：固件层设置PD消息处理与BT页扫描的互斥标志，避免CC活动与AFH评估重叠
3. 异常恢复：当检测到PD重新握手时，BT链路主动切换至低功耗模式，待握手完成后再恢复扫描

---

CM7104 Hi-Res音频Codec接入时的额外注意事项

骅讯CM7104在USB Audio Class 2.0免驱模式下使用22.579MHz MCLK（注：该MCLK频率为CM7104 datasheet典型值，用于48kHz采样率相关配置，站内产品参数表未标注此字段）。该芯片采用USB 2.0接口，信噪比100-110dB，内置24-bit/192kHz ADC与DAC各两路，封装为LQFP，可直接通过I²S/PCM/TDM接口与BT SoC对接，实现硬件级音频路由。

MCLK谐波对BT信道的影响：

• 22.579MHz基波：谐波依次为45.158MHz、67.737MHz、90.316MHz
• 对BT信道的影响：45.158MHz二次谐波落在Wi-Fi Channel 1（2412MHz附近±50MHz），与BT 2.4GHz形成intermodulation products
• 对Wi-Fi 5G的影响：67.737MHz三次谐波不在5GHz范围内，但仍需评估宽带辐射

设计建议：MCLK走线使用地包保护，与VBUS/CC走线间距≥5mm；MCLK晶振下方禁放任何数字信号线；可通过调节MCLK驱动强度降低谐波幅值。

---

选型决策树：单芯片集成 vs 分立方案

如果PD功率需求≤30W且空间极度紧张，可考虑单芯片方案，但必须接受RF共存的妥协。如果追求Hi-Res音频质量与PD大功率，建议采用分立方案——LDR6023AQ负责PD通讯，LDR6020P（PD3.1）负责功率管理，CM7104专注音频DSP。

---

推荐参考BOM

以上BOM中的价格、最小订购量、交期等商务条款，站内暂未统一维护。如有具体项目需求，可通过站内表单或客服入口提交技术咨询，我们协助做原理图评审与配单确认。

---

常见问题（FAQ）

Q1：LDR6023AQ的CC走线包地是否必须使用完整的地平面？

不需要完整地平面，但必须保证回流路径连续。建议在CC线两侧各铺一条地线，用过孔连接至最近的接地层，形成共面波导结构——这是最低要求，再低则阻抗失控。

Q2：VBUS滤波用磁珠还是电感，哪个优先级更高？

PD应用优先选磁珠，因为PD纹波以MHz为主。太诱FBMH3216HM221NT的220Ω阻抗在100MHz附近有最佳抑制效果；电感更适合低频纹波抑制和浪涌电流限制，在π型滤波的第二级配合磁珠使用效果最佳。两者组合才能覆盖全频段。

Q3：CM7104的MCLK谐波干扰如何在硬件层规避？

三层措施：①晶振下铺地铜隔离；②MCLK走线全程包地，与VBUS/CC间距≥5mm；③晶振与天线净空区内侧禁止走任何数字信号线。软件层可适当调低MCLK驱动强度，减少谐波幅值。

---

结语：PD与BT共存的本质是电磁兼容与时序协调的双重挑战。没有万能的「保持距离」建议，只有基于芯片电气参数（边沿速率、驱动电流、频谱分布）的定量布局规则。把EMI设计与时序协同纳入硬件定义的必选项，能大幅减少后置Debug的时间成本。有具体的板级设计问题，可以提交技术咨询。